为减少电子应用中的功耗，业界趋向于使用更低的电源电压。这一趋势的结果是需要在不同电源电压下连接各应用之间的模块设计。

恩智浦已经在其现有高级极低功耗 (AXP) 逻辑器件系列中添加了创新型电压电平转换器件，进一步完善了转换器产品组合。这些转换门可确保全新低电压设计与现有产品的接口兼容性，并且不会大幅增加功耗。

低功耗逻辑器件系列的要求

作为通用型元件，逻辑器件可用于多种应用中各种不同的频率和电源电压。这种多样性需要提供单一的参数，用于确定设备在给定应用中的功耗。通过分析功耗的组成，我们可以更好地了解分立式逻辑器件在减少功耗方面的进展。

1. 静态功耗

理论上，当CMOS设备没有切换且输入电平为GND或VCC时，VCC和GND之间不存在直接的MOS晶体管电流路径。但实际上，热生成的少数载波允许在VCC和GND之间有非常小的漏电流流动。这种漏电流通常只有几纳安，并会生成静态电流ICC，如器件数据表中所示。要计算最大静态功耗，使用以下等式：

2. 静态功耗

如果无法适用完整的摆动输入电平（GND或VCC），VCC和GND之间会存在直接的MOS晶体管电流路径，这会导致通过输入缓冲器提供额外的电流并会产生更多功耗。_ICC表示由输入电平VCC – 0.6 V所得到的额外电流。要计算静态功耗，使用以下等式：

其中，n表示VCC – 0.6 V的输入数量。

3. 动态功耗

在给CMOS器件提供时钟时，片上寄生电容和负载电容的充电和放电都会产生功耗。当p沟道和n沟道晶体管均为部分导通时，输出开关处会产生更多功耗。由于是寄生电容，这种瞬态能耗通常只有10%。由于CMOS器件的功耗和频率之间呈线性关系，功耗计算的器件模型为一个电容 (CPD)

每个器件的总动态功耗是：

其中：

CPD 为每个缓冲器的功耗电容。

fI 为输入频率。

fO 为输出频率。

CL 为每次输出的外部负载总电容。

4. 总功耗

将静态和动态功耗加起来，得到计算总功耗的等式：

假设应用的频率恒定，通过等式4可以清楚地看到：要减少系统总功耗，系统设计人员需要尽可能降低电源电压VCC，并尽可能用VCC或GND驱动全部数字输入。

分立式逻辑器件供应商所提供的逻辑器件系列必须满足以下要求：能够在较低电压水平下提供所需的速度性能，拥有最低功耗电容 (CPD)，拥有可提供最低容性负载 (CL) 的输入。

2005年，恩智浦发布了高级超低功耗CMOS (AUP) 逻辑器件系列。AUP是面向3.3 V应用的最低功耗逻辑器件系列；完全适用于额定电压范围为1.1–3.6 V的应用，允许将许多应用从3.3 V节点迁移至1.8 V及其他节点。

2012年，恩智浦发布了高级极低功耗CMOS (AXP)逻辑器件系列。

AXP是面向2.5 V应用的最低功耗逻辑器件系列；完全适用于额定电压范围为0.75-2.75 V的应用，允许将许多应用从1.8 V节点迁移至1.2 V及其他节点。它可在所有低功耗产品系列中提供最低传播延迟，并且非常重要的是，它可以为系统设计人员提供通常只有2.9 pF的最低CPD，相比低电压/低功耗产品系列，这减少了超过50%。

另一个省电功能是AXP输入的低电容性能。任意设备在驱动AXP输入时所显示的容性负载比驱动其他低电压产品系列时的负载最多低40%，从而节约系统级动态功耗。鉴于无法保证始终在VCC和GND上驱动输入，恩智浦还设计了AXP输入以使用每一个低△ICC。

驱动推挽逻辑输入时，较长的输出转换会带来更高的输入交叉点 (cross bar) 电流，从而增加系统功耗。为避免这种情况，必须缩短输出转换时间。

但是，如果以失控方式执行这种操作会导致更高的dV/dt事件，从而带来反射、信号完整性问题，并且某些情况下会造成EMC问题。不同于其他采用低电流驱动输出的低电压产品系列，AUP和AXP输出采用边沿速率反馈以确保驱动输入缓冲器拥有最低功耗，且不影响信号完整性。

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